档案中 “架构分层图” 采用自上而下绘制：顶层标注 “控制层（主控 + 异常检测）”，中层为 “存储层（磁芯存储器）” 与 “接口层（通信 + 配置）”，底层为 “运算层（矩阵 + 密钥 + 辅助运算）”，箭头标注总线连接（数据总线、控制总线、电源总线），各层组件标注型号（如矩阵运算单元用 YX-1965 型异或芯片）。
组件参数表详细记录：“矩阵运算单元晶体管数量 1369 个（北京电子管厂 3AG1 型），运算速度 0.7μs / 次；密钥生成单元含 3AG1 晶体管噪声源，随机数生成速度 1 次 /μs；磁芯存储器容量 16KB，读写速度 0.8μs / 次；通信接口支持短波 1200 波特、有线 9600 波特”，参数与算法需求精准匹配。
总线设计说明标注：“数据总线宽度 16 位，连接运算层、存储层、接口层，传输速率 1MHz；控制总线宽度 8 位，连接控制层与其他三层，传递时序信号；电源总线分 5V（运算 / 存储）、12V（接口），独立供电避免干扰”，总线参数确保信号传输稳定。
档案末尾 “架构评审记录” 显示：5 月 10 日，内部评审确认架构覆盖算法需求，无组件功能缺失，可进入组件功能设计阶段，记录有王工、孙工签名，日期为 5 月 10 日。
四、核心组件的功能定义
赵工团队基于架构框架，详细定义各核心组件功能，确保每个组件仅负责单一核心任务，与算法模块一一对应。
矩阵运算单元：功能为执行 37 阶矩阵乘法与逆变换，接收存储层传来的矩阵参数（M1-M8）与分组向量，通过 16 位乘法器（YX-1965 型）与累加器（MJ-1965 型）完成运算，运算结果经模 256 处理后传输至数据区，支持并行处理 2 组向量，运算错误率≤0.0001%，对应算法中的 “矩阵变换模块”。
密钥生成单元：集成随机数发生器（陈工优化后的 3AG1 晶体管噪声源）与密钥运算模块，接收控制层的生成指令，结合设备编号与时间戳生成 128 位动态密钥，密钥存储至数据区保密地址（0x5000-0x507F），生成速度 1 次 /μs，对应算法中的 “密钥动态生成器”。
磁芯存储单元：功能为存储程序代码与数据，程序区（0x0000-0x1FFF）存储 19 组模块代码，数据区（0x4000-0x7FFF）存储密钥、分组向量等临时数据，备份区（0x8000-0x8FFF）存储程序备份与配置参数，支持硬件地址锁定（程序区仅读），防止代码篡改。
主控单元：功能为生成系统时序（1MHz 主时钟），控制组件间数据交互（如触发运算单元读取存储数据），接收异常检测单元的故障信号，触发降级或报警（如矩阵单元故障时切换至备用运算逻辑），时序同步误差≤0.02μs，确保各组件协同运行。
五、组件间的连接方式设计
孙工团队基于 “总线化” 理念，设计数据、控制、电源三类总线，明确组件间连接逻辑，确保信号传输稳定、无干扰。
数据总线连接：采用 16 位并行数据总线（DB0-DB15），连接运算层（矩阵、密钥单元）、存储层（磁芯存储器）、接口层（通信接口），传输速率 1MHz，数据传输时通过 “握手信号”（REQ 请求、ACK 应答）确保同步，如存储层向矩阵单元传输数据时，先发送 REQ 信号，矩阵单元准备就绪后发送 ACK，再传输数据，交互延迟≤0.08μs。
控制总线连接：采用 8 位并行控制总线（CB0-CB7），由控制层主控单元发起，连接所有组件，传递时序信号（时钟、复位）与控制指令（如 “运算启动”“密钥更新”），控制信号采用 “高电平有效”，且附加奇偶校验位（CB7），错误率≤0.0001%，避免指令误判。
电源总线连接：采用独立电源总线，运算层与存储层供电 5V（电流≤5A），接口层供电 12V（电流≤2A），控制层供电 5V（电流≤1A），各总线串联 1A 保险丝与 EMI 滤波器，防止某组件短路影响整体，电源纹波≤50mV，确保组件供电稳定。
物理连接设计：组件间采用镀金引脚连接器（北京无线电元件厂 CJ-1965 型），接触电阻≤10mΩ，避免氧化导致接触不良；电路板间采用屏蔽电缆连接（铜网编织屏蔽层），减少电磁干扰，电缆长度≤30cm，控制信号衰减≤1dB，确保传输质量。
六、历史补充与证据：组件连接设计档案
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