1964 年 11 月的《“73 式” 算法模块切换逻辑设计档案》（档案号：SQ-1964-001），现存于研发团队档案库，包含核心逻辑图、状态寄存器定义表、双缓存地址规划，共 22 页，由郑工、马工共同绘制，是核心逻辑设计的直接凭证。
档案中 “核心逻辑图” 采用时序图绘制：横轴为时间（单位 μs），纵轴为模块状态（空闲 / 运行 / 完成），标注 “分组模块在 0.7μs 时输出完成信号→切换控制单元在 0.75μs 时触发矩阵模块→矩阵模块在 0.75μs-1.45μs 运行→1.45μs 输出完成信号”，切换延迟仅 0.05μs，满足≤0.1μs 的目标。
状态寄存器定义表详细记录：“0x8000：系统总状态（0 = 空闲，1 = 运行，2 = 异常）；0x8001：输入处理类状态（0 = 空闲，1 = 运行，2 = 完成）；0x8005：矩阵运算类状态（0 = 空闲，1 = 运行，2 = 完成，3 = 故障）；0x8010：密钥管理类数据地址（存储当前密钥数据的起始地址，如 0x5000）”，寄存器功能与模块需求精准匹配。
双缓存地址规划页显示：“‘分组→矩阵’切换节点双缓存区：A 区 0x4000-0x4024（存储第 1 组 37 字节向量），B 区 0x4025-0x4049（存储第 2 组）；‘矩阵→密钥’切换节点双缓存区：A 区 0x5000-0x5024，B 区 0x5025-0x5049”，地址不重叠，且与模块数据区（0x4000-0x7FFF）兼容，无地址冲突。
档案末尾 “逻辑验证记录” 显示：11 月 25 日，团队通过模拟环境测试 “分组→矩阵” 切换，触发延迟 0.05μs，双缓存并行读写无冲突，数据完整性 100%，验证核心逻辑可行，档案有郑工、吴工的签名，日期为 11 月 25 日。
四、切换触发机制与优先级设计
郑工团队基于核心逻辑，细化切换触发机制，分为 “事件触发” 与 “时序触发” 两类，同时设计优先级策略，解决多模块同时请求切换的冲突。
事件触发机制：适用于流程顺序明确的节点（如 “输入→分组”“分组→矩阵”），前一模块完成后主动触发 —— 例如 “明文格式校验模块”（输入 - 01）完成校验后，置位状态寄存器 0x8001 的第 2 位（完成标志），切换控制单元检测到该标志后，立即触发 “明文长度统计模块”（输入 - 02）启动，读取校验后的明文数据，触发延迟≤0.05μs。
时序触发机制：适用于需定时同步的节点（如 “密钥同步模块→其他节点”），切换控制单元按固定周期（如 1μs）触发模块交互 —— 例如密钥同步模块每 1μs 向状态寄存器写入最新密钥种子地址，其他模块按周期读取该地址，确保多节点密钥同步，时序误差≤0.02μs。
优先级设计：针对多模块同时请求切换的场景（如 “异常处理模块” 与 “矩阵模块” 同时发信号），按 “流程关键度” 划分优先级：核心流程模块（如矩阵、密钥）优先级为 1 级（最高），辅助模块（如日志记录）为 3 级，异常处理模块为 2 级 —— 例如异常信号与日志请求同时触发时，优先处理异常切换，确保核心流程不中断。
12 月 2 日，团队完成《切换触发与优先级设计报告》，包含触发方式定义、优先级表、冲突处理流程，通过模拟测试验证：100 次多模块并发请求中，优先级判断准确率 100%，无核心流程延迟，触发机制稳定可靠。
五、数据连续性保障的双缓存与校验设计
马工团队聚焦数据连续性，细化双缓存方案与数据校验机制，确保切换时数据无丢失、无错误，两大措施形成 “续传 + 校验” 的双重保障。
双缓存读写时序设计：采用 “乒乓读写” 模式，前一模块（如分组）写完 A 区后，向控制单元发送 “A 区就绪” 信号，控制单元触发后一模块（如矩阵）读 A 区；同时分组模块开始写 B 区，B 区写完后发 “B 区就绪” 信号，矩阵读完 A 区后立即读 B 区，实现 “写 - 读 - 写” 无缝衔接，数据等待时间 = 0。
数据长度与格式校验：每个模块写缓存区时，在数据末尾附加 “校验头”（2 字节，包含数据长度、校验和），后一模块读取时先校验：若长度与预期一致（如 37 字节分组）且校验和正确（如字节和模 256 等于校验头记录值），则正常处理；若校验失败，立即请求前一模块重发，重发成功率≥99.9%，避免错误数据进入下一模块。
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