缓存区满溢处理：当模块写数据速度超过后一模块读取速度（如矩阵模块运算快，密钥模块处理慢），控制单元检测到缓存区满（如 B 区写满且 A 区未读完）时，暂停前一模块写操作，发送 “等待信号”，待 A 区读完后恢复写操作，避免数据溢出丢失，满溢处理响应时间≤0.03μs。
12 月 5 日，团队开展双缓存续传测试：用 1000 字符明文（28 组）测试 “分组→矩阵→密钥” 全流程，双缓存并行读写无等待，数据校验成功率 100%，无满溢情况，数据连续性完全达标，形成《数据连续性测试报告》。
六、历史补充与证据：数据连续性测试档案
1964 年 12 月的《“73 式” 模块切换数据连续性测试档案》（档案号：SQ-1964-002），现存于军事通信技术档案馆，包含测试方案、原始数据、波形图，共 36 页，由马工、郑工共同记录，是数据保障设计的核心证据。
档案中 “测试方案” 明确：测试数据为 1000 字符军事指令明文（ASCII 码，分 28 组 37 字节向量），测试节点为 “分组→矩阵”“矩阵→密钥”“密钥→输出”，监测指标为切换延迟、数据丢失率、校验失败率，测试环境为磁芯存储器模拟环境（地址 0x4000-0x807F）。
原始数据页（12 月 5 日）记录：“第 1 组分组数据（0x41-0x6F，对应 ASCII 码 A-O 等）写入 A 区 0x4000-0x4024，耗时 0.08μs；矩阵模块 0.05μs 后开始读取，耗时 0.7μs；同时分组模块写入第 2 组数据至 B 区 0x4025-0x4049，耗时 0.08μs；矩阵读完 A 区后立即读 B 区，无等待，切换延迟 0.05μs / 次”，时序数据精准。
数据校验记录显示：“28 组数据均附加 2 字节校验头，如第 5 组校验头为 0x25（长度 37）、0x8C（校验和），矩阵模块读取后计算校验和为 0x8C，与校验头一致，校验成功率 100%；模拟 10 次校验错误（手动修改 1 字节），模块均成功请求重发，重发后校验通过，重发成功率 100%”，校验机制有效。
波形图页附示波器记录：“分组模块写 A 区的信号波形（地址 0x4000-0x4024，数据有效电平高）与矩阵模块读 A 区的波形（读使能信号高）无重叠，并行读写时序正确；无满溢时缓存区状态波形（A/B 区就绪信号交替高），验证乒乓读写模式可行。
七、异常切换处理与降级机制
团队预判模块故障（如矩阵模块运算溢出、密钥模块求解失败）可能导致切换中断，设计 “异常检测 - 故障定位 - 降级切换” 的三级处理机制，确保流程不中断。
异常检测：切换控制单元实时监测状态寄存器的 “故障位”（如矩阵模块故障时，0x8005 第 3 位置 1），同时监测数据校验结果（如校验失败次数≥3 次），若触发任一异常条件，立即进入异常处理流程，检测响应时间≤0.02μs。
故障定位：异常处理模块读取状态寄存器与模块日志（存储于 0x3C00-0x3FFF），定位故障模块与原因 —— 例如 “0x8005 故障位 = 1，日志记录‘矩阵 M3 运算溢出’”，则定位为矩阵变换执行模块（矩阵 - 01）故障，定位准确率≥99%。
降级切换：针对不同故障场景设计降级策略：若核心模块（如矩阵 - 01）故障，切换至备用模块（如矩阵 - 01 备用代码，存储于 0x1800-0x19FF），备用模块功能简化（如串行运算替代并行），虽速度降低 20%（从 0.7μs 增至 0.84μs），但可保障流程继续；若辅助模块（如日志记录）故障，直接跳过该模块，优先保障加密核心流程。
12 月 8 日，团队模拟 “矩阵模块故障” 测试：触发故障后，异常检测耗时 0.02μs，定位故障耗时 0.03μs，降级切换至备用模块耗时 0.05μs，总中断时间 0.1μs，流程继续运行，数据无丢失，验证异常机制有效。
八、与磁芯存储器及硬件的适配设计
王工团队负责切换机制与磁芯存储器、硬件运算单元的适配，确保逻辑设计可落地，重点解决地址跳转、时序同步、接口兼容三大问题。
磁芯存储器地址适配：切换控制单元通过 “地址指针寄存器”（0x8080-0x8081）管理缓存区地址跳转 —— 例如从 A 区（0x4000）切换到 B 区（0x4025）时，控制单元自动将地址指针从 0x4000 更新为 0x4025，跳转延迟≤0.01μs，适配磁芯存储器的地址访问速度（0.8μs / 次读写）。
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