存储控制 PCB 布局（尺寸 20cm×16cm）：采用 “中心辐射布局”—— 主控单元（中心，含 1MHz 时钟芯片）→磁芯存储器（左侧，程序区在上、数据区在下，物理隔离防篡改）→异常检测模块（右侧，含故障报警电路），板内数据总线沿边缘布线，避免与控制总线交叉，信号串扰≤-60dB，时序同步误差≤0.02μs。
接口环境 PCB 布局（尺寸 20cm×14cm）：采用 “分区隔离布局”—— 通信接口模块（左侧，短波 / 有线接口独立屏蔽腔）→本地配置模块（中部，按键与指示灯集中）→环境适配模块（右侧，加热控制与屏蔽驱动），接口电路加装 EMI 滤波器，接地采用 “单点接地” 设计，抗电磁干扰能力提升至 80dB（原 60dB），适应野战复杂环境。
7 月 20 日，团队完成 3 块 PCB 布局图纸，标注元件坐标（如矩阵运算模块晶体管位于 (5cm,3cm)-(15cm,10cm)）、布线宽度（数据总线 2mm，控制总线 1mm）、测试点位置（每模块预留 2-3 个测试孔），形成《PCB 布局设计图纸集》，提交北京无线电元件厂（PCB 制造厂家）评估工艺可行性。
六、历史补充与证据：PCB 布局设计档案
1965 年 7 月的《“73 式” 3 块 PCB 布局设计档案》（档案号：ZH-1965-002），现存于军事通信技术档案馆，包含布局图纸、元件坐标表、布线规则，共 58 页，由孙工、刘工共同绘制，是布局设计的直接证据。
档案中 “运算核心 PCB 布局图”（比例 1:2）标注：矩阵乘法模块采用 “阵列式布局”（1369 个 3AG1 晶体管按 37×37 阵列排列，间距 0.3cm），位于 PCB 左上部 (2cm,2cm)-(18cm,10cm)；密钥生成模块的随机数噪声源（3AG1 晶体管）位于 (8cm,12cm)，远离矩阵模块（距离≥5cm），避免高频干扰；散热孔沿 PCB 边缘均匀分布（直径 2mm，间距 1cm），共 20 个，确保散热效率。
存储控制 PCB 元件坐标表记录：主控单元时钟芯片（DS-1965 型）位于 (10cm,8cm)，磁芯存储器程序区（MC-1964 型）位于 (3cm,3cm)-(10cm,13cm)，数据区位于 (12cm,3cm)-(19cm,13cm)，两者间距 2cm（物理隔离）；异常检测模块故障报警灯位于 (10cm,15cm)，便于整机装配后观察状态。
布线规则页明确：运算核心 PCB 数据总线宽度 2mm（载流能力≥1A），控制总线 1mm；存储控制 PCB 时钟信号线采用 “蛇形布线”（减少时序偏差），长度误差≤0.5cm；接口环境 PCB 通信接口布线采用 “差分对”（抗干扰），阻抗匹配 50Ω，所有布线拐角为 45°（避免 90° 拐角信号反射），规则符合当时国产 PCB 制造工艺（2 层板，最小线宽 0.8mm）。
档案附录 “工艺评估反馈” 显示：北京无线电元件厂确认 3 块 PCB 布局符合制造能力（元件密度运算板 75 个 /dm2、存储板 60 个 /dm2、接口板 50 个 /dm2，均≤80 个 /dm2），布线可通过常规蚀刻工艺实现，交付周期 15 天，成本约 200 元 / 块（3 块合计 600 元，低于原 19 块 PCB 成本 1200 元），档案有厂家工程师签名，日期为 7 月 22 日。
七、整合中的技术难点与解决措施
整合过程中，团队遭遇 3 类技术难点，通过针对性创新解决，确保整合方案落地，无性能损失。
难点一：运算核心 PCB 元件密度高（75 个 /dm2）导致散热困难，测试显示满负荷运行时 PCB 温度达 65℃（超元件耐受上限 60℃），解决方案：在矩阵运算模块与密钥模块间增设 1mm 厚铝制散热条（重量增加 50g），优化布局使高功率元件分散（如乘法器从集中排列改为 2 个小阵列），散热后温度降至 55℃，符合要求。
难点二：存储控制 PCB 中磁芯存储器与主控单元信号串扰，测试发现时序信号干扰存储数据，错误率 0.01%（超目标 0.001%），解决方案：在两者间布设 2mm 宽接地隔离带（连接 PCB 接地平面），时序信号线采用屏蔽线（铜网编织），串扰降至 - 70dB，错误率恢复至 0.0005%。
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